TSMC-Engpass bei Packaging: KI-Chip-Aufträge wandern zu Intel nach Malaysia

Die Kapazitäten für fortschrittliches Packaging von TSMC (Taiwan Semiconductor Manufacturing Company Limited) ↗ 0.95% sind bis 2027 vollständig ausgebucht. Dieser anhaltende Engpass verändert nun die Wettbewerbsdynamik in der Halbleiter-Lieferkette. Laut einem Bericht der taiwanesischen Economic Daily News, der von TrendForce zitiert wird, weichen einige Backend-Aufträge für fortschrittliches Packaging auf die Intel-Werke ↘ 0.72% in Malaysia aus, um gemeinsame Großkunden zu bedienen. Dies ist eine Abkehr von traditionellen Branchenpraktiken und unterstreicht den Ernst des Mangels.digitimes

CoWoS-Nachfrage übersteigt Kapazitätsausbau

Die Chip-on-Wafer-on-Substrate-Technologie (CoWoS) von TSMC ist von zentraler Bedeutung für die Herstellung von KI-Prozessoren, da sie GPUs und High-Bandwidth Memory (HBM) in einem einzigen Gehäuse vereint. Trotz eines aggressiven Kapazitätsausbaus, der von rund 75.000 Wafern pro Monat im Jahr 2025 auf ein Ziel von 130.000 bis Ende 2026 steigen soll, übersteigt die Nachfrage weiterhin das Angebot. Die CoWoS-Lieferzeiten liegen bei 52 bis 78 Wochen, wobei Nvidia ↘ 0.33% rund 60 % der Kapazitäten beansprucht.trendforce+1

Daten von SemiAnalysis Chipbook, die von Wccftech zitiert werden, zeigen, dass HBM im Wert von rund 1,3 Milliarden US-Dollar nach Malaysia verschifft wurde, während die Lieferungen nach Taiwan unter 3 Milliarden US-Dollar fielen. Da Intel als einziger großer Akteur in Malaysia gilt, der in der Lage ist, HBM in großem Maßstab in Chips zu integrieren, deuten Analysten dies als Beleg für Backend-Packaging-Aktivitäten in den Intel-Werken.wccftech

TSMC-Chef C.C. Wei hatte zuvor erklärt, dass Wettbewerber, die eigene Packaging-Kapazitäten aufbauen, die Engpässe lindern und letztendlich dem Front-End-Wafer-Geschäft von TSMC zugutekommen könnten, indem sie Engpässe beseitigen.trendforce

EMIB-T gewinnt an Dynamik: Profiteure in der Lieferkette

Die EMIB-T-Technologie von Intel, bei der Siliziumbrücken direkt in die Substrate eingebettet werden, um Chips ohne einen Silizium-Interposer in voller Größe zu verbinden, gewinnt als Alternative zu CoWoS an Bedeutung. Die Ausbeute (Yield) bei Intels EMIB-T-Packaging nähert sich Berichten zufolge 90 %, obwohl die Substratausbeute der wichtigste Engpass bleibt. Digitimes berichtete Ende Juli, dass Unimicron bestätigt hat, dass EMIB-T erst 2027 die echte Massenproduktion erreichen wird, wobei das Unternehmen mit zwei japanischen Zulieferern zusammenarbeitet, um die Technologie voranzutreiben.wccftech+2

Unimicron baut die ABF-Substratkapazität für KI-GPUs und ASICs aus, wobei sich die EMIB-T-Entwicklung auf die Verbesserung der Substratausbeute auf ein erstes Ziel von rund 50 % konzentriert. Tien Wu, COO von ASE ↗ 2.38%, erklärte, dass sich CoWoS, EMIB und andere Packaging-Lösungen nicht gegenseitig ausschließen. ASE sei gut aufgestellt, um Montage und Endtests für EMIB-T-Kunden anzubieten.trendforce

Wettlauf um die Skalierung

TrendForce weist darauf hin, dass die EMIB-Architektur einen Kostenvorteil gegenüber CoWoS bieten könnte, da kein Silizium-Interposer in voller Größe benötigt wird. Laut Intel soll EMIB-T in diesem Jahr die 8-fache Reticle-Größe überschreiten und bis 2028 auf über das 12-fache anwachsen. TSMC wiederum berichtete auf dem OCP APAC Summit 2026, dass sich sein CoWoS mit 5,5-facher Reticle-Größe in der Volumenproduktion befindet, wobei die Ausbeute über 98 % liegt. Bis 2029 wird eine Skalierung auf über das 14-fache der Reticle-Größe erwartet.trendforce