Samsung bygger världens första 3D-staplade transistor med rekordhög 42 nm-pitch

Samsung Electronics meddelade att de har demonstrerat den första 3D-staplade transistorn med en 42 nm gate-pitch, vilket slår det tidigare branschrekordet på 48 nm.sedaily+1
Tekniken staplar transistorer vertikalt istället för sida vid sida, vilket teoretiskt fördubblar densiteten på samma chipyta för logiska halvledare.finance.sina.com.cn+1
Artikeln vann priset för bästa bidrag vid VLSI Symposium 2026; Samsung säger att de planerar kommersialisering för AI- och högpresterande chip.sedaily+1

Samsung Electronics meddelade på tisdagen att deras Semiconductor Research Center har demonstrerat världens första 3D-staplade fälteffekttransistor (FET) med en gate-pitch på 42 nanometer. Detta genombrott presenterades vid VLSI Symposium 2026 i Honolulu och vann konferensens pris för bästa bidrag.sedaily+2

Bryter horisontella gränser

Artikeln, med titeln "First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications," valdes ut som det bästa bidraget bland över 1 000 inskickade arbeten till symposiet, som är en av världens tre främsta halvledarkonferenser. Forskningen leddes av Samsungs Logic TD-team under huvudförfattaren Donghoon Hwang.LinkedIn+1

Traditionella logiska chip förbättrar densiteten genom att krympa det horisontella avståndet mellan transistorer, men när dimensionerna närmar sig fysiska gränser börjar tunna isoleringsskikt läcka ström. Samsungs metod staplar N-typ- och P-typ-transistorer vertikalt, vilket teoretiskt fördubblar antalet transistorer som får plats på samma yta. Företaget använde trippelstaplade nanoskiktskanaler för båda enhetstyperna på en enda wafer – det största antalet nanoskikt som någonsin demonstrerats i en komplementär FET-struktur.sedaily+3

Minsta gate-pitch någonsin

Gate-pitchen på 42 nanometer överträffar det tidigare branschminimumet på 48 nanometer. Samsung uppgav att de löste den kritiska utmaningen med att elektriskt isolera de övre och nedre transistorerna genom ett mellanliggande dielektriskt skikt och tillämpade en direkt koppling mellan de staplade enheterna. Företaget noterade att konceptet med vertikal stapling redan har bevisats i minneshalvledare genom V-NAND flash och minne med hög bandbredd, men detta markerar den första tillämpningen på logiska chip.뉴스1+2

Vägen till kommersialisering

Samsung förväntar sig att tekniken ska tjäna nästa generations logiska halvledare för artificiell intelligens och högpresterande beräkningar, där möjligheten att få plats med fler transistorer per ytenhet kan förbättra både processorkraft och energieffektivitet. Företaget uppgav att de planerar att fortsätta forskningen mot kommersialisering, även om de inte specificerade en tidslinje för volymproduktion.Maeil Business Newspaper+1

VLSI Symposium 2026 ägde rum mellan den 14 och 18 juni i Honolulu, med presentationer från Samsung, Intel och TSMC Taiwan Semiconductor Manufacturing Company Limited , som alla presenterade konkurrerande metoder för 3D-stapling av transistorer.IEEE Spectrum+1

Källor (15)